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informatica:ae:aeb1516lezioni
AEb 2015-2016 Lezioni
Registro delle lezioni con link al materiale
| Giorno | Ore | Argomento | Lavagna | Multimedia | Rif. Libro |
|---|---|---|---|---|---|
| 22 set | 2 | Introduzione al corso. Strutturazione a livelli | lavagna | audio | I.1 |
| 23 set | 2 | Strutturazione a livelli verticale: dettagli. Moduli: definizioni e cenno alle forme di parallelismo | lavagna | Video1hVideo2h | I.2 |
| 25 set | 2 | Rappresentazione dell'informazione in binario: interi, numeri relativi (complemento a 2) e cenno alla rappresentazione dei numeri in virgola mobile. | lavagnaErrata Corrige | Video1hVideo2hErrata Corrige | II.1, II.2 |
| 29 set | 2 | Elementi di algebra booleana. Porte logiche. Reti logiche combinatorie. | lavagna | Video1hVideo2h | III.1 |
| 30 set | 2 | Esercitazione (commutatori). Reti sequenziali. | lavagna | Video1hVideo2h | III.2 |
| 2 ott | 2 | Componenti standard (commutatori, selettori, comparatori, ALU, registri). Reti sequenziali con componenti standard. | lavagna | Video2h (la registrazione prima ora è fallita) | III.2 (senza 2.4) |
| 6 ott | 2 | Componente memoria. Esercizi su reti combinatorie e reti sequenziali | lavagna | Video1h | III.5 |
| 7 ott | 2 | Verilog per AE: introduzione | lavagna | Video1e2h | Dispensa su Didawiki |
| 9 ott | 2 | Unità firmware: PO e PC. Strutturazione Mealy Moore. Microprogrammazione. Procedimento formale (enunciazione). Esempio: divisione fra interi. | lavagna | Video1hVideo2h | IV 1.1 e inizio 1.2 |
| 13 ott | 1 | Esercitazione: microprogrammazione (unità che implementa una Map<K,V> con varie operazioni esterne) | lavagna | Video1h | |
| 14 ott | 2 | Valutazione delle prestazioni UF: tempo medio di elaborazione e ciclo di clock. Comunicazioni: sincronizzazione a livelli | lavagna | Video1hVideo2h | IV 1.1 e inizio 1.2, 4.6.2 |
| 16 ott | 2 | Comunicazioni: sincronizzazione a transizione di livello | lavagna | Video1hVideo2h | IV 4., 4.3 e 4.4 |
| 20 ott | 30min | Esercizio: stack buffer (solo mezz'ora per via della sospensione delle lezioni per assemblea decisa dal rettore 9.30-12.30 | lavagna1 e lavagna2 | no video | |
| 21 ott | 2 | Progettazione Unità fw: fasi del procedimento formale, controllo residuo, ottimizzazione micrcodice. | lavagna | Video1hVideo2h | Completamento materiale cap IV.3. |
| 23 ott | 2 | Eliminazione NOP. Tipi di comunicazione (sincrona e asincrona). Comunicazione a domanda risposta. Arbitri. Comunicazione mediante bus. | lavagna | Video1hVideo2h | IV.4 |
| 27 ott | 2 | Introduzione livello assmebler: architettura CPU-M-I/O, spazio di indirizzamento logico, istruzioni assembler e loro rappreesentazione in memoria. Compilazione di condizionale e cicli determinati. Esampio di codice: somma di valori in un vettore. | lavagna | Video1e2h | Intro V. |
| 28 ott | 2 | Esercitazione: unità firmware per daisy chaining. Altra unità firwmare con diverse implementazioni. | lavagna | Video1hVideo2h | |
| 30 ott | 2 | Processi e schedulazione di basso livello. Modi di indirizzamento. Passaggio parametri. Set di istruzioni e R0. | lavagna | Video1hVideo2h | V.2 V.3 V.4 (senze istr speciali) V.5.4 |
| 10 nov | 2 | Set completo istruzioni D-RISC, ottimizzazioni del codice (inlining, loop unrolling). Esempi di compilazione (ricerca tabella hash, inner product) | lavagna | Video1hVideo2h | Completamento Cap. V |
| 11 nov | 2 | Tool DRISC. Architettura processore monolitico. | lavagna | Video1hVideo2h | Cap. VII.1 |
| 13 nov | 2 | Interprete firmware D-RISC e valutazione delle prestazioni | lavagna | Video1hVideo2h | Cap. VII |
| 17 nov | 2 | Ancora sulla valutazione delle prestazioni: valutazione di codice DRISC (Ts e Tc). Implicazioni dell'estensione dell'interprete fw con supporto per istruzioni con operandi in memoria. | lavagna | Video1hVideo2h | Cap. VII (fino alla fine) |
| 18 nov | 2 | Sottosistema memoria: paginazione dinamica, traduzione indirizzi, MMU, località e riuso, working set. | lavagna | Video1hVideo2h | Cap. VIII.1 VIII.2 |
| 20 nov | 2 | Cache di primo livello: indirizzamenti, implementazione e tempi di accesso. Utilizzo di memoria interallacciata. Attenzione: lo schema di micro codice ha degli errori: va testato un zero( ) invece che un segno( ) e ho considerato zero() con la semantica del confrontatore (invece è il contrario, zero( x -y ) == 1 quanto x==y) | lavagna | Video1hVideo2h | Cap. VIII 3.1, 3.2, 3.3, e III 5.2.4 |
| 24 nov | 2 | Cache: modello dei costi, politiche di scrittura, livelli. Esercizi | lavagna | Video1hVideo2h | Cap. VIII 3.3 e 3.4 |
| 25 nov | 2 | Esercizi sulla gerarchia di memoria | lavagnalavagna (con correzione) | Video1hVideo2h | Testi da didawiki (a.a. 14/15) |
| 26 nov | 2 | Ingresso/uscita: Memory mapped I/O, DMA, Interruzioni | lavagna | Video1hVideo2h | Cap IX 1. e 2. |
| 1 dic | 2 | Modelli di parallelismo: misure, sistemi a coda, pipeline. | lavagna | Video1hVideo2h | Cap. X 1-4 (escluso data flow) e 9 |
| 2 dic | 2 | Processore pipeline: schema generale, funzionamento per le classi di istruzioni, meccanismi per la sincronizzazione delle copie dei registri e di IC, simulazione e calcolo dell'efficienza e tempo di servizio. | lavagna | Video1hVideo2h | Cap. X 1-4 (escluso data flow) e 9 |
| 4 dic | 2 | Degrado delle prestazione nel processore pipeline e tecniche per ridurne l'effetto: degradazioni legate ai salti (delayed branch) e alle dipendenze logiche (riorganizzazione del codice, out-of-order decode). Struttura della EU parallela | lavagna | Video1hVideo2h | XI fino a 6 incluso (ma escluso XI.4 (modello dei costi) XI 8.1 8.2 |
| 9 dic | 2 | EU Parallela (fine). Processore superscalare. | lavagna | Video1hVideo2h | XI.10 (senza modello dei costi) |
| 11 dic | 2 | IU ed EU superscalari a 4 vie da IU / EU a 2 vie. Multithreading | lavagna | Video1hVideo2h | XI.10 e 11 (senza modello dei costi) |
| 15 dic | 2 | Esercitazione | lavagna | Video1hVideo2h |
informatica/ae/aeb1516lezioni.txt · Ultima modifica: 15/12/2015 alle 12:27 (9 anni fa) da Marco Danelutto
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