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--- informatica:ae:verilogpag [14/10/2017 alle 16:55 (8 anni fa)] – [Reti combinatorie in Verilog] Marco Danelutto
+++ informatica:ae:verilogpag [03/01/2019 alle 15:47 (7 anni fa)] (versione attuale) – [Materiale disponibile online] Marco Danelutto
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 | Rajeev Madhavan | Verilog quick reference | 1995 | [[http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf|Pdf]] |
 | Stephen A. Edwards | Slides of a Verilog course | 2002 | [[http://www.cs.columbia.edu/~sedwards/classes/2002/w4995-02/verilog.9up.pdf|Pdf]] |
+| Stuart Sutherland | Verilog HDL Quick Reference Guide | 2001 | [[http://sutherland-hdl.com/pdfs/verilog_2001_ref_guide.pdf|PDF]] |
@@ Linea 14: / Linea 15: @@
 La quarta edizione (italiana, corrisponde alla 5a edizione inglese) dell'Hennessy Patterson (Struttura e progetto dei calcolatori) ha un'appendice (Appendix B: The Basics of Logic Design) che può essere considerata come introduzione all'utilizzo di Verilog per la modellazione dei componenti che vediamo nel corso di AE
+==== Progetti Verilog A.A. 2018-19 (Corso A) ====
+Questo {{ :informatica:ae:progettoverilog1819.pdf |documento PDF}} contiene i progetti validi per l'anno accademico 2018-19.
 ==== Software utilizzato per il corso ====