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--- informatica:ae:verilogpag [06/02/2015 alle 11:27 (11 anni fa)] – [Materiale disponibile online] Marco Danelutto
+++ informatica:ae:verilogpag [03/01/2019 alle 15:47 (7 anni fa)] (versione attuale) – [Materiale disponibile online] Marco Danelutto
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 | M. Danelutto | Note Verilog | 2015 | {{:informatica:ae:verilog2.pdf|Pdf}} |
 | Peter M. Nyasulu and J. Knight | Introduction to Verilog | 2005 | [[http://www.csd.uoc.gr/~hy220/2009f/lectures/verilog-notes/VerilogIntroduction.pdf|Pdf]] |
-| Deepak Kumar Tala | Verilog tutorial | 2003| [[http://www.ece.ucsb.edu/courses/ECE152/152A_F04Rodoplu/LabReferenceDocs/VerilogTutorial.pdf|Pdf]] |
+| Deepak Kumar Tala | Verilog tutorial | 2003| [[http://www.ece.umd.edu/class/enee359a/verilog_tutorial.pdf|Pdf]] |
 | Rajeev Madhavan | Verilog quick reference | 1995 | [[http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf|Pdf]] |
 | Stephen A. Edwards | Slides of a Verilog course | 2002 | [[http://www.cs.columbia.edu/~sedwards/classes/2002/w4995-02/verilog.9up.pdf|Pdf]] |
+| Stuart Sutherland | Verilog HDL Quick Reference Guide | 2001 | [[http://sutherland-hdl.com/pdfs/verilog_2001_ref_guide.pdf|PDF]] |
 Una buona trattazione della modellazione di reti combinatorie e sequenziali si trova anche nel Capitolo 4 del libro "Digital Design and Computer Architecture" di D. M. Harris e S. L. Harris, edito da Morgan Kaupfman.
+La quarta edizione (italiana, corrisponde alla 5a edizione inglese) dell'Hennessy Patterson (Struttura e progetto dei calcolatori) ha un'appendice (Appendix B: The Basics of Logic Design) che può essere considerata come introduzione all'utilizzo di Verilog per la modellazione dei componenti che vediamo nel corso di AE
+==== Progetti Verilog A.A. 2018-19 (Corso A) ====
+Questo {{ :informatica:ae:progettoverilog1819.pdf |documento PDF}} contiene i progetti validi per l'anno accademico 2018-19.
 ==== Software utilizzato per il corso ====
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 Segui [[reti_combinatorie|questo link]] per le istruzioni su come implementare reti combinatorie in Verilog.
+reti combinatorie realizzate con {{https://www.eecis.udel.edu/~elias/verilog/verilog_manuals/chap_7.pdf|primitive}}
 ===== Reti sequenziali in Verilog =====