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--- informatica:ae:progettoverilog1516 [01/10/2015 alle 13:13 (10 anni fa)] – [Progetti disponoibili] Marco Danelutto
+++ informatica:ae:progettoverilog1516 [07/10/2015 alle 14:10 (10 anni fa)] (versione attuale) – [Progetti disponibili (Solo Appello Novembre 2015)] Marco Danelutto
@@ Linea 1: / Linea 1: @@
 ====== Progetto Verilog (AEb 2015/2016) =======
-==== Progetti disponoibili ====
+==== Materiale di consultazione ====
+Vedi [[verilogpag|pagina]] AE Verilog
+==== Progetti disponibili (Solo Appello Novembre 2015) ====
   * cache completamente associativa (16 linee da 8 parole ciascuna)
@@ Linea 7: / Linea 11: @@
   * unità che implementa una mappa <chiave,valore> con chiavi e valori da 32 bit (dimensioni della mappa: 1024 posizioni)
   * unità pipeline per la moltiplicazione di due numeri in virgola mobile, formato IEEE singola precisione
+==== Progetti disponibili per appelli AA 2015/2016 ====
+Questi progetti saranno resi disponibili entro la fine delle lezioni, presumibilmente entro la metà di dicembre.
 ===== Modalità di svolgimento del progetto =====