informatica:ae:divisoreverilog
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| informatica:ae:divisoreverilog [18/10/2017 alle 12:39 (7 anni fa)] – [Codice Verilog] Marco Danelutto | informatica:ae:divisoreverilog [18/10/2017 alle 12:51 (7 anni fa)] (versione attuale) – [Codice Verilog] Marco Danelutto | ||
|---|---|---|---|
| Linea 33: | Linea 33: | ||
| ==== Codice Verilog ==== | ==== Codice Verilog ==== | ||
| + | |||
| + | I ritardi nel codice sono forzati. La compilazione del codice su una FPGA vera avrebbe determinato automaticamente la lunghezza del ciclo di clock ottenibile. | ||
| * [[componentiDivisoreVerilog|componenti]] | * [[componentiDivisoreVerilog|componenti]] | ||
| * [[ufDivisoreVerilog|Unità firmware]] | * [[ufDivisoreVerilog|Unità firmware]] | ||
| * [[testDivisoreVerilog|test]] | * [[testDivisoreVerilog|test]] | ||
| + | |||
| + | === Esempio di output === | ||
| + | |||
| + | Esempio del risultato quando X=9 e Y=5. Le prime righe sono relative ai registri e wire del modulo di test. | ||
| + | L' | ||
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| + | {{ : | ||
informatica/ae/divisoreverilog.1508330386.txt.gz · Ultima modifica: 18/10/2017 alle 12:39 (7 anni fa) da Marco Danelutto